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    【开发博客（一）】使用VSCode仿真Verilog和SystemVerilog代码环境搭建

    环境搭建的流程大部分按照Digital Lab 2025中的来，但是有所变化的是vscode的verilog插件名称已经改变为Verilog-HDL/SystemVerilog，可能后面还会变但是记得

    #verilog#vscode#systemverilog#学习笔记
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    【开发博客（二）】verilog实现找到最低位1（Least Significant One）

    输入：一个固定位宽的二进制序列，例如0100_0100输出：一个同输入位宽的独热码，标记处最低位1（Least Significant One），例如0011_1100的输入，希望输出0000_010

    #verilog#学习笔记#systemverilog
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